ムーアの法則を維持するのは複雑になりつつある

かつて、本当に数十年、より優れたコンピューターチップを作るために必要なのは、より小さなトランジスタとより狭い相互接続だけだった時代がありました。 その時代はとうに過ぎ去り、トランジスタは今後も少しずつ小さくなっていくでしょうが、単にトランジスタを小さくするだけではもはや意味がありません。 現在のコンピューティングの指数関数的なペースを維持する唯一の方法は、システム技術協調最適化（STCO）と呼ばれるスキームだ、と先週ベルギーのアントワープで開催された ITF World 2023 で研究者らが主張した。 チップを機能コンポーネントに分割し、各機能に最適なトランジスタと相互接続技術を使用し、それらをつなぎ合わせて低電力でより機能の高い全体を作成する機能です。

「これは私たちを CMOS の新しいパラダイムに導きます」と imec の研究開発マネージャー、マリー・ガルシア・バードンは言います。 ベルギーに本拠を置くナノテク研究組織がそう呼んでいる CMOS 2.0 は、複雑なビジョンです。 しかし、これは前進するための最も現実的な方法である可能性があり、その一部は今日の最先端のチップですでに明らかです。

Imec の研究開発担当副社長 Julien Ryckaert 氏は、ある意味、半導体産業は 2005 年頃までの数十年間に甘やかされてきたと語る。 その間、化学者やデバイス物理学者は、チップ上のあらゆる機能に使用でき、コンピューティング能力の着実な向上につながる、より小型、低電力、より高速なトランジスタを定期的に製造することができました。 しかし、それから間もなくして、その計画の歯車が外れ始めました。 デバイスの専門家は優れた新しいトランジスタを思いつくことができましたが、それらのトランジスタは、CPU の大部分を構成する SRAM メモリや標準ロジック セルなどの、より優れた小型回路を製造していませんでした。 これに応じて、チップメーカーは標準セル設計とトランジスタ開発の間の障壁を打ち破り始めました。 設計技術の協調最適化 (DTCO) と呼ばれるこの新しいスキームは、より優れた標準セルとメモリを作成するために特別に設計されたデバイスにつながりました。

しかし、DTCO だけではコンピューティングを継続するには十分ではありません。 物理学の限界と経済的現実が重なり、フリーサイズのトランジスタの進歩に障壁が立ちはだかりました。 たとえば、物理的な制限により CMOS 動作電圧は約 0.7 ボルト以下に低下することができず、消費電力の進歩が遅れていると Imec の主任エンジニアである Anabela Veloso 氏は説明します。 マルチコア プロセッサへの移行により、この問題は一時的に改善されました。 一方、入出力の制限により、プロセッサ上に複数のチップの機能を統合する必要性がますます高まっていました。 そのため、プロセッサ コアの複数のインスタンスを備えたシステム オン チップ (SoC) に加えて、ネットワーク、メモリ、および多くの場合特殊な信号処理コアも統合されています。 これらのコアと機能は、消費電力やその他のニーズが異なるだけでなく、同じ割合で小型化することもできません。 CPU のキャッシュ メモリ (SRAM) でさえ、プロセッサのロジックほど急速にはスケールダウンしていません。

行き詰まりを解消することは、テクノロジーの集合体であるのと同じくらい、哲学的な変化でもあります。 Ryckaert氏によると、STCOとは、システムオンチップを電源、I/O、キャッシュメモリなどの機能の集合として見ることを意味します。 「機能について推論し始めると、SoC は均質なシステムではなく、単なるトランジスタと相互接続であることがわかります」と彼は言います。 「目的に応じて最適化された機能です。」

理想的には、各機能に最適なプロセス テクノロジを使用して各機能を構築できます。 実際には、これは主に、それぞれを独自のシリコンのスライバー、つまりチップレット上に構築することを意味します。 次に、高度な 3D スタッキングなどのテクノロジーを使用してこれらを結合し、すべての機能が同じシリコン上にあるかのように動作します。

この考え方の例は、先進的なプロセッサーや AI アクセラレーターにすでに存在しています。 Intel の高性能コンピューティング アクセラレータ Ponte Vecchio (現在は Intel Data Center GPU Max と呼ばれています) は、Intel と台湾積体電路製造会社の 2 つの異なるプロセスを使用して構築された 47 個のチップレットで構成されています。AMD はすでに I/O チップレットに異なるテクノロジーを使用しています同社は、CPU 内に計算チップレットを搭載しており、最近では計算チップレットの高レベル キャッシュ メモリ用に SRAM を分離し始めました。

Imec の CMOS 2.0 へのロードマップはさらに進んでいます。 この計画では、トランジスタの縮小を継続し、電源と場合によってはクロック信号を CPU シリコンの下に移動し、さらに緊密な 3D チップ統合を行う必要があります。 「これらのテクノロジーを使用して、さまざまな機能を認識し、SoC を分解し、非常に効率的に再統合することができます」と Ryckaert 氏は言います。

今後 10 年間でトランジスタの形状は変化するでしょうが、トランジスタを接続する金属も同様に変化します。 最終的には、トランジスタはシリコンの代わりに 2D 半導体で作られた積層デバイスになる可能性があります。 電力供給やその他のインフラストラクチャをトランジスタの下に重ねることができます。Imec

大手チップメーカーはすでに、過去10年間のコンピュータやスマートフォンを支えてきたFinFETトランジスタから、新しいアーキテクチャであるナノシート・トランジスタへの移行を進めている[「ナノシート・トランジスタはムーアの法則の次の（そしておそらく最後の）ステップである」を参照]。 最終的には、2 つのナノシート トランジスタが互いに積み重ねられて相補型 FET、つまり CFET を形成することになります。Velloso 氏は、これが「究極の CMOS スケーリングを表す」と述べています (「3D 積層 CMOS がムーアの法則を新たな高みへ」を参照)。

これらのデバイスが縮小され、形状が変化するにつれて、主な目標の 1 つは、標準ロジック セルのサイズを縮小することです。 これは通常、「トラック高さ」、つまりセル内に収まる金属相互接続線の数で測定されます。 先進の FinFET と初期のナノシート デバイスは 6 トラック セルです。 5 トラックに移行するには、フォークシートと呼ばれる隙間デザインが必要になる場合があります。これは、デバイスを必ずしも小さくすることなく、デバイスをより緊密に圧縮します。 その後、CFET はセルを 4 トラック以下に削減します。

最先端のトランジスタは、すでにフィン電界効果トランジスタ (FinFET) アーキテクチャからナノシートへ移行しつつあります。 最終的な目標は、2 つのデバイスを CFET 構成で相互に積み重ねることです。 フォークシートは途中の中間ステップである可能性があります。Imec

Imec によると、チップメーカーは ASML の次世代極紫外リソグラフィーを使用して、この進歩に必要なより微細な機能を製造できるようになります。 この技術は高開口数EUVと呼ばれ、現在ASMLで開発中であり、次にImecが納入予定となっている。 システムが光を集めることができる角度の範囲に関連する光学用語である開口数を増やすと、より正確な画像が得られます。

裏面電力供給ネットワークの基本的な考え方は、データ信号ではなく電力を送信するすべての相互接続をシリコン表面の上から取り外し、その下に配置することです。 電力を供給する相互接続が大きくなり、抵抗が小さくなるため、これにより電力損失が少なくなるはずです。 また、信号を伝送する相互接続用にトランジスタ層の上のスペースが解放され、よりコンパクトな設計につながる可能性があります (「次世代チップは下から電力供給される」を参照)。

将来的には、さらに多くのものがシリコンの裏側に移動される可能性があります。 たとえば、クロックやその他の信号を伝送するために (比較的) 長距離にわたる、いわゆるグローバル相互接続は、シリコンの下に設置される可能性があります。 あるいは、エンジニアは、静電気放電安全ダイオードなどのアクティブな電力供給デバイスを追加することもできます。

3D 統合を行う方法はいくつかありますが、現在最も進んでいるのは、ウェハ間およびダイ対ウェハのハイブリッド ボンディングです (「3D チップ技術がコンピューティングを変革する 3 つの方法」を参照)。 これら 2 つは、2 つのシリコン ダイ間の相互接続の密度が最も高くなります。 しかし、この方法では、2 つのダイを一緒に設計する必要があるため、機能と相互接続ポイントが一致し、単一のチップとして機能できるようになります、と技術スタッフの主任メンバーである Anne Jourdain 氏は述べています。 imec R&D は、近い将来、1 平方ミリメートルあたり数百万個の 3D 接続を生産できるようになる予定です。

CMOS 2.0 では、分散とヘテロジニアス統合が極限まで強化されます。 どのテクノロジーが特定のアプリケーションに適しているかに応じて、組み込みメモリ、I/O および電源インフラストラクチャ、高密度ロジック、高駆動電流ロジック、および膨大な量のキャッシュ メモリの層を組み込んだ 3D システムが実現する可能性があります。

その点に到達するには、テクノロジーの開発だけでなく、実際にシステムを改善するテクノロジーを見極めるためのツールやトレーニングも必要になります。 Bardon 氏が指摘するように、スマートフォン、サーバー、機械学習アクセラレータ、拡張現実および仮想現実システムには、それぞれ非常に異なる要件と制約があります。 一方にとっては意味のあることでも、もう一方にとっては行き止まりになる可能性があります。