FPGA

Scientific Reports volume 12、記事番号: 13912 (2022) この記事を引用

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世界のデジタル化に伴い、電子システムはますます普及してきています。同時に、基本的なコンポーネントでも、世界中の何百もの研究開発グループによって毎年設計されている新しいトランジスタ、メモリスタ、電圧/電流リファレンス、データコンバータなどによる改良の波が押し寄せています。現在まで、これらすべての設計をテストするための主力は、最も人気のあるものを挙げると、オシロスコープや信号発生器などの一連の実験機器でした。しかし、コンポーネントがより複雑になり、ピン数が急増するにつれて、より並列で多用途なテストツールの必要性もより緊急になっています。この研究では、このニーズに対応するために開発された FPGA システムについて説明し、ベンチマークを行います。この汎用テストシステムは、64 チャンネルのソースメーターユニットと、デジタル I/O 用の 32 デジタルピンの \(2\times \) バンクを備えています。このベンチトップシステムが \(\pm { 13.5}\,\hbox {V}\) および \({12}\,\hbox {mA}\) の最大電流ドライブ/チャネル。次に、3 つの特性測定タスクの選択を実行する際のこの機器の使用法を紹介します: (a) ダイオードとトランジスタの電流電圧特性評価、(b) メモリスタクロスバーアレイの完全並列読み出し、および (c) 積分非同期- DAC の直線性テスト。この研究では、単一の機器にパッケージ化されたダウンスケールエレクトロニクス実験室を導入し、新興電子技術向けに、より手頃な価格で信頼性が高く、コンパクトで多機能な機器への移行を提供します。

楽器の概要。 (a) ベースボード、テスト対象デバイスインターフェイスドーターボード、FPGA 開発ボード、および電源ボードを含む、完全に組み立てられたシステム PCB の写真。 (b) システムの並列性とモジュール性を示すシステムアーキテクチャの高レベルのブロック図。アナログ接続は黒、シリアル接続は緑、パラレル接続は青、電源接続は赤で表示されます。

電子技術の進歩は、計測アンプ 1 やハイエンドデータコンバータ 2 などの単一コンポーネントから、汎用パラメータ測定用の小型プリント基板 (PCB) 計測器 3、4、ベンチトップ計測器に至るまで、計測ツールの強固な基盤に依存してきました。オシロスコープや信号発生器など。これらの機器は、測定とテストの両方の限界を定義しており、世界中の研究所の生産性を決定する上で重要な役割を果たしています。実際、ロックインアンプ5やスペクトラムアナライザ6などの専門機器の開発につながったのは、特に後者です。

時間の経過とともに、開発されテストが必要な回路の種類と複雑さは両方とも増加しています。例として、新興メモリデバイス (メモリスタを含む) コミュニティの計測の話を考えてみましょう7。これらのデバイスは電気的に調整可能な抵抗器として機能するため、電流電圧掃引、増分ステップパルスプログラミングなどの典型的なテストによる特性評価にはアナログ計測器が必要です8。さらに、抵抗性ランダムアクセスメモリ (RRAM) のメモリスティブデバイスは、ドット積を実行するためのクロスバーアレイとして非常に頻繁に使用されます9。このニーズにより、生の精度よりも並列処理とデータ取得の速度を重視した軽量の計測器の開発が行われました10、11、12。これは、スニークパスに関連する影響を軽減するための回路設計に多大な労力を費やすことを意味しており、スニークパスは、さまざまな不完全メカニズムを介して読み出し精度を壊滅的に損なう可能性があることが示されています14、15。それにもかかわらず、これらのアレイレベルの機器は、いわゆる「1T1R」アプローチ 16 の普及による RRAM クロスバーアレイの複雑さの増大によりすぐに取って代わられました。このアプローチでは、各 RRAM デバイスが「セレクタートランジスタ」とペアになっているため、現在では新しいセットが必要です。トランジスタのゲートの制御端子 (図 10 で後述)。同時に、RRAM 技術の進歩により、メモリスタセルの抵抗状態をより細かく段階的に変化させることができるようになり 17、計測機器の精度要件がさらに高まっています。

RRAM 計測の事例は、「テスト対象デバイス」と「テスト対象回路」がより複雑になる傾向を示しており、20 ピン 18 の高精度アンプからマルチチャネルスイッチやデータコンバータ 2、マイクロコントローラ 19 などに至るまで、他にも多数の例を簡単に引き出すことができます。この傾向に応じて、一般的な電子デバイスまたは RRAM などの特定のデバイスのテストシステム専用の設計がいくつかあります。 Wust, D. et al.20 は、フィールドプログラマブルゲートアレイ (FPGA) ベースのメモリスタプロトタイピング環境を開発しましたが、理論上の最大解像度が \({740}\,\hbox {pA}\) であるため、このシステムはより詳細なデータを提供できません。特性評価タスク。 Berdan, R. et al.10 は、メモリスタデバイス用のマイクロコントローラベースの事前テストシステムを実装しましたが、並列処理には限界があります。 Wang, Y. et al.21 は、500ns という最も狭いパルス幅を備えた、相変化メモリデバイス用の高速駆動システムを発表しました。ただし本作は運転席側のみ。 Merced-Grafals, E. et al.22 などの他の研究では、チャネル数と並列処理が制限されている市販のデバイスアナライザを適用しました。 RRAM 計測器の分野でのこれまでの研究を継続して、当社は並列性が高く、より重いベンチトップ計測器に匹敵する精度を備え、持ち運びが容易で、最大で回路をテストできる柔軟性を備えた新しい計測器を開発しました。一連のアナログおよびデジタルのソースおよび計測機能を備えた 128 ピン。

この文書では、この新しい機器の開発から得られた科学的貢献、すなわち、(i) 専用回路を導入した汎用 64 チャンネル完全並列アナログソースメーターユニット (SMU) の設計と実装について説明します。 (a) 電流モードバイアスおよび (b) 高速パルス機能 (「システム実装」セクションで取り上げます)、および (ii) 精度、ノイズフロア、およびパルス特性に関する SMU の性能のベンチマーク (セクション「」) が可能になります。実験結果"）。さらに、トランジスタの特性評価、RRAM クロスバーアレイのインターフェイス、データコンバータの微分非直線性 (DNL) のテスト (セクション「アプリケーション例」) という 3 つの実際的な例を提示することで、この機器がどのように柔軟に使用できるかを説明し、結論となります。発生する機会について議論することにより、論文（セクション「議論と結論）」を作成します。

私たちが開発したシステムを図 1b に示します。これは、64 チャネルの完全並列 SMU アレイと、32 個のデジタルピンの \(2\times \) バンクで構成されます。この機器は共有電流源も備えています。システム全体は、Xilinx XC7A200T-2FBG676I チップを搭載した FPGA EFM-03 開発ボードによって調整され、PC によって制御されます。このツールのコンピューター制御は、Python アプリケーションプログラミングインターフェイス (API) を公開する低レベルの Rust ライブラリで構成されています。 Python API を活用することで、クロスバーレベルのテストに重点を置いた Qt ベースのグラフィカルユーザーインターフェイスが構築されました (リポジトリへのリンクについては、「データ可用性ステートメント」を参照)。

このシステムは、高レベルの精度で高スループットの並列テストを提供するように設計されています。組み立てられた機器は図 1a に示されており、標準インターフェースドータボード (PLCC68 パッケージに接続するため) が取り付けられています。電源ドーターボードとFPGA開発ボードも見えます。

ボードの主要なサブシステムは SMU チャネルです。これは、(a) プログラマブルゲイントランスインピーダンスアンプ (TIA)、(b) 高速パルスに使用される独立したパルスジェネレータ、および (c) チャネルが電流源にアクセスできるようにするスイッチで構成されます (図を参照)。図2a。データコンバータの端子は、図 2a に示すように接続され、デジタルアナログコンバータ (DAC) にバイアスを提供します。これにより、チャネルが調整可能なソースとして機能したり、測定のために選択されたノードの差動アナログデジタルコンバータ (ADC) を使用して電圧を読み取ることができます。

(a) はチャネルアーキテクチャの概略図です。重要なワイヤには青色のラベルが付いています。アナログスイッチには赤色のラベルが付いています。（ｂ）は、チャネルクラスタの構造を示す模式図である。

TIA 構造は、入出力 (I/O) ノードのソースまたはメーターとして機能するように設計されています。電圧源モードでは、TIA フィードバックパスが S2 および S5 と短絡回路として接続され、TIA が DAC+ 出力のユニティゲインバッファとして機能できるようになります。この動作に必要な時間は、DAC+ リファレンスのスルーレート \({0.4}\,\hbox {V}/{}\,\upmu \hbox {s}\) によって決まります。電流を測定するために、TIA は S3-5 で適切なゲインに設定され、ノードを DAC+ と同じ電圧にするために必要な電流に比例してフィードバックパス全体で電圧降下を引き起こします。 S9 スイッチが開いていると、DAC+ リファレンスの設定電圧に関係なく、この電圧が ADC の入力に適用されます。 TIA が最も感度の高い範囲に落ち着くまでには \({900}\,\upmu \hbox {s}\) ほどかかり、32 秒になるまでには \({320}\,\upmu \hbox {s}\) かかります。サンプル平均、合計遅延は約 \({1.2}\,\hbox {ms}\) です。電圧を測定するには、S9 スイッチを閉じて、TIA 出力ではなくグランドに対して ADC を基準にすることができます。これには、平均化が使用されているかどうかに応じて、\({10}\,\upmu \hbox {s}\) または \({320}\,\upmu \hbox {s}\) のいずれかがかかります。

この設計に選択されたアンプは、静止電流と入力バイアス電流が低いという理由で選択されましたが、周波数応答が犠牲になり、利得帯域幅積は \({2.5}\,\hbox {MHz}\) にすぎません。。これにより、TIA が安定する速度が制限されますが、現在の読み取りに必要な時間は以前の研究よりわずかに長くなるだけです23。それにもかかわらず、アレイのライン全体を一度に読み取る機能により、アレイ内のデバイスの状態に応じて、32 × 32 アレイの読み取りに必要な時間が 20 ～ 80 分の 1 に短縮されます。アナログスイッチは、低いオン抵抗と電荷注入のバランスを考慮して、それぞれ \({9.5}\,{\Omega }\) と \({4}\,\hbox {pC}\) が選択されました。

高速パルスドライバは、出力ラインを 2 つの DAC チャネルのいずれかの電圧に駆動できる相補型 MOSFET ペアで実装されています。この接続により、可変パルス振幅が可能になり、電荷供給装置と I/O ライン間の経路を非常にシンプルかつ低インピーダンスに保つことで高速化が可能になります。二相パルスは、2 つのチャネルをそれぞれ \(V_+>0\) と 0、および \(V_-<0\) と 0 の間でスイングさせることにより、2 端子デバイスにわたって構築できます。

スイッチ S1 は I/O ラインを共有電流源に接続し、電流バイアスを可能にします。並列動作が必要な場合、逐次比較を使用して TIA を通じて電流バイアスを実現することもできますが、正確な電流制御には、チャネルに含めるには大きすぎる専用回路が必要です。共有の結果、より複雑な専用電流源を設計してサブ nA 電流をソースまたはシンクすることができ、\(\hbox {G}\Omega \) スケールの抵抗デバイスの電流バイアスが可能になります。電流源回路には高精度の電圧リファレンスも含まれており、任意のチャネルに接続して ADC を校正できます。より高いレベルでは、個々の SMU チャネルは 8 つのクラスターにグループ化されます (図 2b)。これにより、各クラスタが 1 つの 8 チャネル 18 ビット ADC と 1 つの 16 チャネル 16 ビット DAC を共有できるようになります。クラスタあたりの制御ピンの数をさらに減らすために、高速ドライバ制御信号はアナログスイッチのアレイを介して単一のペアに統合されます。この設計で使用されているアナログスイッチ IC にはシリアル FIFO レジスタが統合されており、クラスタ内のすべてのチャネルのスイッチを単一のシリアルデイジーチェーンで制御できます。各クラスタからのスイッチ、ADC、および DAC シリアルラインは、シリアルトランクと呼ばれるボードの中央を走るバスにグループ化されます。クラスタは、すべての制御信号が片側にあり、測定ラインがもう一方の側にあり、電源レールが別の層で垂直に走るように物理的に配置されています。各クラスターは、高速ドライバー用の同じ制御信号も共有します。別のクラスター内のチャネルは非同期パルスを生成できますが、同じクラスター内のチャネルは生成できません。

次のサブシステムはデジタルピンバンクです。 32 チャネルの最初のバンク (「セレクター」バンク) は、トランジスタゲートを駆動することを目的とした出力専用のセットです。これは、RRAM アレイのセレクタートランジスタのニーズに対応するために開発されました24。その結果、HI 電圧と LO 電圧は任意に設定できますが、バンク全体で共通になります。さらに、駆動力と速度は両方とも比較的低いです。 2 番目のバンク (「任意のロジックバンク」) は、より従来型のフルデジタル I/O システムであり、GND のみを参照します。これは、テストチップ上のデジタルピンを駆動したり、そこから読み取ることを目的としています。

図 3 は、PC レベルのソフトウェアと PCB ボードのアナログ回路の間のギャップを埋めるデジタルインターフェイスの概念図を示しています。デジタルインターフェイスの基本構造には、USB 3.0 IP コア、先入れ先出し (FIFO) バッファ、ブロックメモリ、送信層、および制御層が含まれます。命令セットは、比較的小規模な高レベル操作セットを「ボード言語」に変換するように設計されています。これらは、チャネルの選択、パルスの放出、チャネルからの読み取り、電流の設定 (共有電流源の場合)、およびいくつかの特殊なコマンドです。ハードウェアでは、これは高速パルスドライブ、DAC、ADC、スイッチ、デジタルピンの構成に相当します。すべての高度な機能は、基本的なコマンドセットを組み合わせて実行できます。送信層は PC レベルの命令から PCB レベルへの変換を実行し、制御層は後者を実行します。

例として、基本的な書き込み操作には、高速パルスドライバと SMU チャネルスイッチを設定するためのコマンドが必要です (図 2a を参照)。電圧パルス振幅、パルス幅、対象デバイスなどの情報はPC上で処理、変換されます。次に、FPGA は USB3.0 経由でコマンドを受信し、ターゲットチャネルを構成してパルスをトリガーします。基本的な読み取り操作では、情報は逆方向に流れます。 DAC および ADC に対するコマンドが送信され、バイアス電圧を設定し、選択したチャネルで電圧の読み出しを開始します。測定結果は FPGA のオンチップメモリに一時的に保存され、PC による処理の準備が整うまで待機します。 PC 側と FPGA 側の伝送速度と処理速度を一致させるために、FIFO が PC から FPGA へのダウンリンクをバッファし、ブロックメモリがアップリンクをバッファします。 FIFO は現在 1 つの命令パッケージのみを収容できますが、最終的には 32 命令以上にアップグレードされる予定です。

デジタルインターフェース階層。内部データバスの速度は3.2Gbpsです。

FPGA 内のすべての IP は、Advanced eXtensible Interface (AXI) を介してリンクされます。 AXI は汎用高速高性能インターフェイスであり、通常はマイクロコントローラーシステムで使用されます25。 AXI と 100MHz FPGA システムクロックのバーストベースの特性により、最大 3.2 Gbps の内部データ転送速度が可能になります。私たちが使用したサードパーティ製 USB3.0 IP26 も、USB コントローラーチップ CYUSB301427 用に 100MHz クロックを生成し、USB 経由の通信に同じ最大 3.2Gbps データレートを提供しました。

機器のベンチマークには、電圧と電流の読み取り操作のノイズフロア、テスト抵抗の読み取り精度、システムの書き込み機能を使用したときに得られるパルス特性、およびシステムに関するいくつかの基本データを決定するための一連の実験の実行が含まれます。デジタル端子の機能。

32サンプルの平均電圧測定値のノイズフロアを評価するために、チャネルを接地し（図4）、図5aに示すように10kの電圧測定値を収集しました。電圧読み取り値は、ほとんどが 3 つの連続する ADC コードにまたがっていました。ガウスノイズモデルを使用して、\({66}\,{\upmu \hbox {V}}\) の標準偏差 (sd) を推定しましたが、分散が量子化誤差と同様のスケールであるため、これは正確ではない可能性があります。。

(a) 図 2a から抽出されたチャネルの機能図。 (b) テストで使用された負荷構成を示す概略図。

32 サンプルの平均電流読み取り値のノイズフロアを評価するために、\({-0.5}\,\hbox {V}\) を基準とする TIA としてチャネルを構成し、テスト負荷をその電圧にさらしました。次に、入力ノードとグランドの間にさまざまな抵抗を接続して、チャネルに特定の範囲を自動的に選択させるバイアス電流を生成し (図 4)、図 5 に示すように、各範囲で 10,000 個の読み取り値を収集しました。このようにして、機器の測定値のが得られました。 \({820}\,{\Omega }\) の範囲では、\({2.2}\,\hbox {k}\Omega \) 抵抗を接続しました。電圧測定値と同様に、この範囲では、結果はほとんど 3 つの連続する ADC コードにまたがっていました (図 5b)。これは、この範囲のノイズが ADC ノイズと量子化誤差によって支配されていることを示唆しています。ガウスノイズモデルを使用して、\({48}\,\hbox {nA}\) の sd を推定しました。テストは、 \({110}\,\hbox {k}\Omega \) の TIA ゲイン範囲を対象として、 \({16.4}\,\hbox {k}\Omega \) 抵抗を使用して繰り返されました (図 5c)。。分布はほぼガウス分布で、標準偏差は \({1.6}\,\hbox {nA}\)、つまりおよそ 5 LSB でした。 \({15}\,\hbox {M}\Omega \) TIA 範囲をテストするために、TIA 入力を開回路のままにし、\(\sigma ={57}\,\hbox {pA}\) の sd を取得しました。、またはおよそ 22 LSB。この範囲の誤差分布は、他の範囲のテストで得られたガウス分布を表示しませんでした。実験の結果、分布の末尾の延長は主電源干渉の結果であることがわかりました。各テスト中、前のテストで抵抗器を接続するために使用されたワイヤは所定の位置に残されました。これらを取り除くと（それによってフローティング入力ラインの長さが短くなり）、不確実性が減少しました。チャネルの入力ラインはアンテナとして機能し、近くの主配線から放出されるエネルギーを収集します。ここで示した最低電流範囲の結果はすべて、アンテナの影響を最小限に抑えるためにテストワイヤが削除されたことを表しています。この問題は、無響室内で機器を操作すること、負荷容量を追加すること、または機器とは独立して適用される他の優れた測定技術によって除去できる可能性があります。

さまざまな測定モードのノイズ特性を示すヒストグラム。すべてのヒストグラムには、ADC コードごとに 1 つのビンがあり、幅は \({78.1}\,\upmu \hbox {V}\)、\({47.6}\,\hbox {nA}\)、\({355}\,それぞれ \hbox {pA}\) と \({2.60}\,\hbox {pA}\) です。 (a) ガウス分布推定値を重ねた、読み出し電圧誤差テスト (V=GND) の 10k ポイントのヒストグラム。 \(\sigma ={66}\,{\mu \hbox {V}}\) が得られます。 (b – d) ガウス分布推定値を重ねた、現在の読み出しテストの 10k ポイントのヒストグラム。 (b) \({820}\,{\Omega }\) TIA 範囲は \(\sigma ={48}\,\hbox {nA}\) を生成します。 (c) \({110}\,{\hbox {k}\Omega }\) TIA 範囲は \(\sigma ={1.6}\,\hbox {nA}\) を生成します。 (d) \({15}\,\hbox {M}\Omega \) TIA 範囲は \(\sigma ={57}\,\hbox {pA}\) を生成します。

\(3\sigma \) の測定誤差を仮定して、機器の設計動作範囲全体にわたる「合理的な最悪の場合」の比例電流読み取り誤差を計算しました (図 6)。 \({16}\,\hbox {nA}\) を超える電流測定は、\({833}\,\hbox {Hz}\) のサンプリングレートで 1% の精度で実行できます。 \({3.4}\,\hbox {nA}\) と \({1.7}\,\hbox {nA}\) を超える測定は、それぞれ 5% と 10% の精度で行うことができます。計算によると、バイアス電圧 \({0.5}\,\hbox {V}\) では、最大 \({100}\,\hbox {M}\Omega \) までのデバイスの抵抗を読み取ることができます。精度が悪くなり始めます。全体として、機器の分解能とノイズ性能は、アセンブリ用に選択された主要コンポーネントの基本性能と、FPGA で実行される追加の平均化の組み合わせです。さらに平均化を行うと、最大抵抗値を \(\ほぼ {1}\,\hbox {G}\Omega \) まで引き上げることができる可能性がありますが、収益の減少により実際的な制限が課せられます。測距抵抗を変更した場合の影響は、誤差の大きさの段階的不連続として図ではっきりと確認できます。

\(3\sigma \) 電流ノイズ誤差に基づいて予測された絶対誤差を示すグラフ。

オシロスコープは、高速パルス発生器で生成されたさまざまなパルスをキャプチャします。 (a) \({0}\,\hbox {V}\) で始まる +VE パルス。 (b) \({-0.5}\,\hbox {V}\) で始まる -VE パルス。 (c) +VE パルスは \({0}\,\hbox {V}\) を中心に対称です。 (d) \({3}\,\hbox {V}\) から始まる連続パルス。

ここでは、高速ドライバーによって生成される持続時間の短いパルスの品質と、チャネル間の遅延の不一致をテストしました。最小パルス幅 (\({40}\,\hbox {ns}\) の間で \({10}\,\hbox {ns}\) ずつ増分して、高値と低値を変化させるパルス範囲を命令しました。 ) と \({160}\,\hbox {ns}\) を組み合わせてドライバ回路の出力を測定しました。この機器は \(\pm {13.5}\,\hbox {V}\) の DAC の範囲内の任意の場所で High および Low 状態のパルスを生成できますが、\(\pm の間のパルスしかテストできませんでした) {5}\,\hbox {V}\) は、使用可能な高速プローブの制限のためです。 \({1}\,\hbox {MHz}\) を超える繰り返し率では、長時間のテスト中にドライバー回路に重大な発熱が生じることが判明しましたが、繰り返し率が \({12.5}\,\ までの短いパルス列では) hbox {MHz}\) が可能なはずです。立ち上がり時間と立ち下がり時間はすべて同等の 2 ～ 4 ns でした (図 7)。チャネル間で \({1.5}\,\hbox {ns}\) の最大不一致が観察されました。これは、差動書き込み操作 (たとえば、「サブシステムの概要」セクションで説明されているバイフェーズパルス) を可能にするのに十分な大きさです。

この機器にはデジタルチャネルの 2 つのバンク (表 1) があります。1 つは 32 個のシリアルアドレス指定されたデジタル出力の「セレクター」バンク、もう 1 つは 32 個の IO ピンの「任意レベルロジック」バンクです。

「セレクター」バンクは、保証された最小分解能 \({600}\,\mu \hbox {V) で完全な \(\pm {13.5}\,\hbox {V}\) 範囲内の HI および LO 電圧をサポートします。 }\)。立ち上がり時間は、\(~{100}\,\hbox {ns}\) スイッチの閉成時間に、スイッチのオン抵抗 (\({9.5}\,{\Omega }\) によって定義される RC) を加えたものによって決まります。）。立ち下がり時間は、\(R_{PD} = {8.2}\,\hbox {k}\Omega \) のプルダウン回路の RC によって決まります。この回路は、ユーザーが公称 HI 電圧を LO よりも低く設定できるように構成されており、それによってスイッチとプルダウン/プルアップ抵抗の役割を交換できます。これは、たとえば非常に速い立ち下がり時間が必要な場合に使用できます。どのピンでも最小パルス長は約 1000 です。 \({1.3}\,\upmu \hbox {s}\)。これは、セレクターの状態を制御するシリアルレジスタへの書き込みに必要な時間によって制限されます。

「任意レベルロジック」バンクは、\({120}\,\upmu \hbox {V}\) の分解能で 1.8 ～ 5.5V の範囲で選択可能な HI レベルを備えた、より従来型の双方向レベルシフタ IC のアレイです。。このバンクは FPGA IO ピンから直接並列で動作するため、セレクターバンクよりもはるかに高い周波数で動作できます。レベルシフタの一般的な立ち上がり時間と立ち下がり時間は、設定された電圧レベルに応じて \({1.3}\,\hbox {ns}\) から \({4}\,\hbox {ns}\) の間です。標準的な伝播遅延は、選択した電圧レベルにも依存し、出力構成の遅延が \ に達する可能性がある非常に低い電圧レベルを除き、通常 \({8}\,\hbox {ns}\) よりも低くなります。 ({20}\,\hbox {ns}\)。

開発された機器の一般的で多用途な性質を説明するために、以下に示す 3 つのタスク例のセットを実行しました。まず、古典的なコンポーネントの特性評価ルーチンが抵抗器、ダイオード、トランジスタに対して実行されました。次に、一連の読み出し操作がクロスバーアレイ上で実行されました。第三に、DAC ICの入出力特性とDNLを測定しました。この一連のタスクは、デバイス開発や新しいテクノロジーから、より伝統的な回路設計やコンポーネントのテストに至るまで、幅広いコミュニティをカバーしています。すべての単一コンポーネントのテストは、図 11a に示す ZIF ソケットドーターボードを使用して実施されました。

まず、\({10}\,\hbox {M}\Omega \) 抵抗を 2 つの SMU チャネル間に接続し、IV 掃引機能を実証しました。 1 つのチャネルは任意の電圧を駆動するように構成され、もう 1 つのチャネルは電流を測定するように構成されました。 \(\pm {2}\,\hbox {V}\) 間の IV スイープが \({4}\,\hbox {mV}\) のステップで実行されました。結果を図８ａに示す。次に、1N4148 小信号ダイオードを使用して同じテストを実行しました (図 8b)。逆バイアス範囲であっても、すべての結果がノイズフロアを上回っていることがわかります。ダイオードテストでは、\({0.75}\,\hbox {V}\) 以降のデータポイントはこの図から省略されています。これは、急速に増加する順バイアス電流によって TIA が飽和し、ダイオードの両端の電圧が低下しなくなるためです。制御されている。

次に、3 つの SMU チャネルの同時制御を必要とする 2N7000 nFET をテストしました。まず、ドレイン・ソース間電圧 \(V_{DS}\) を \({1}\,\hbox {V}\) に設定し、ゲート・ソース間電圧 \(V_{GS}\) を 0- 4V になると図 8c になります。約以下で 1V ではノイズフロアに達しますが、約 1V を超えるとノイズフロアに達します。 2.4Vはダイオードと同様にソフトコンプライアンスをあらかじめ打っておきます。次に、図 8d に示すように、さまざまな \(V_{GS}\) レベルで 0 ～ 4V の間で一連の \(V_{DS}\) スイープを実行しました。

少数のコンポーネントの IV 特性。 (a) \({10}\,\hbox {M}\Omega \) 抵抗の IV スイープ。 (b) \({-2}\,\hbox {V}\) から \({0.75}\,\hbox {V}\) までの 1N4148 ダイオードの IV スイープ。 c) 2N7000 nFET のゲート端子および d) ドレイン端子のスイープ。

この機器は、クロスバーアレイを制御し、並列読み取りおよび並列書き込み操作を実行できます。 RRAM コミュニティで使用される一般的な読み取りおよび書き込み構成は、アレイレベルの計算にどのようなことが頻繁に含まれるかを示すための、例示的で有益な一連のタスクを形成します。図 10 は、セレクターのないクロスバーアレイ (ab) への読み取りおよび書き込みの例と、読み取りまたは書き込みのためのトランジスタベースのセレクターデバイス (cd) を備えたアレイとのインターフェースの例を示しています。すべての場合において、アレイは概念的に、バイアスが適用される「アクティブワードライン」、測定対象として選択できる「アクティブビットライン」、およびスニークを回避するために適切に処理する必要がある非アクティブなワードラインとビットラインに分割できます。パスの問題。セレクターベースの配列の場合、セレクター端子も制御する必要があります。

一般に、ワード線とビット線はアナログ制御 (印加電圧/電流と読み出しの両方) を必要としますが、セレクター端子はどちらのモードでも使用できます。 SMU チャネルは、アナログ制御を必要とする任意のラインにマッピングでき、図 10 に示すすべての操作オプションおよびその他のオプション (たとえば、アクティブワードラインを \(+V_{WRITE}/2\) に上げて書き込みを行う場合) を有効にします。アクティブなビットラインを \(-V_{WRITE}/2\) に設定し、すべての非アクティブなラインを接地したままにします)。書き込みには高速パルスジェネレータまたはTIAを使用できます。各チャネルのオペランド内の DAC+ 端子を変更することで、任意の波形とより遅いパルスを実現できます。 64 個の SMU チャネルを備えたシステムは、最大 \(32\times 32\) セレクターレスクロスバーアレイ、またはアナログ制御下でトランジスタセレクターを備えた 21x21 アレイを処理できます。特殊なデジタルセレクター端子を使用してセレクターを適切に制御できる場合は、トランジスタセレクターを備えた \(32\times 32\) アレイがサポートされます。

\(32\times 32\) 抵抗アレイの配列読み取り操作。 (a) は設計どおりのアレイを示しており、抵抗の範囲は \({1}\,\hbox {k}\Omega \) から \({15}\,\hbox {M}\Omega \) までとなっています。カラーバーは \({1}\,\hbox {k}\Omega \) から \({20}\,\hbox {M}\Omega \) まで拡大縮小されます。図。 (b) は列に読み取られた配列を示しています。 (e) は b の比例誤差を示します。 (c) は、行に読み取られた配列を示しています。 (f) は (c) の比例誤差を示します。

この研究では、SMD 抵抗の物理 \(32\times 32\) セレクターレスクロスバーアレイでの読み出しをデモンストレーションすることにしました (図 9d)。 RRAM アレイの動作は、単一の読み取り電圧の抵抗として近似でき、このアレイは読み取りエラーを計算できる既知のインピーダンスを提供します。使用されたスキームは図 10a に示されています。アクティブなワード線は DC 読み出し電圧でバイアスされ、アクティブなビット線は測定セットアップを通じて仮想接地に設定されます。ライン並列読み取りの場合、すべてのビットラインが同時にアクティブになります。複数の読み取り値が取得され、精度を向上させるために平均化されます (実装では 32)。当然のことながら、ライン抵抗と、読み出し SMU TIA などを参照する DAC 出力電圧の小さな誤差がすべて組み合わさって、スニークパスを介して何らかの誤差が発生します。私たちは、その後の測定でこれらの欠陥の程度を評価しようとしました。

セレクターのないクロスバーアレイの基本的な読み取り (a) および書き込み (b) 操作。 (c) と (d) は、セレクターが有効なアレイに対する同じ操作を示しています。赤、青、黒のデバイスは、選択されたデバイス、半選択されたデバイス、および未選択のデバイスに対応します。意図された電流パスは緑色で示され、回り込みパスは黄色で示されます。

アレイでは、\({1}\,\hbox {k}\Omega \) から \({10}\,\hbox {M}\Omega \) までの 1% の抵抗と \({15} の 5% の抵抗を使用しました) \,\hbox {M}\オメガ \); その公称設計を図 9a に示します。読み取り精度をテストするために、各行でライン並列読み取りを実行し、小数誤差 \(|(R_{\text {meas}}-R_{\text {actual}})/R_{\text] を計算しました。 {実際の}}|\)。配列は正方形であるため、同じ物理配列を使用して 2 つの別々のテストを実行できます。1 つは配列「そのまま」で、もう 1 つは配列を \(90^o\) 回転させたテストです。これにより、配列内の任意の点で読み取られた値が隣接する配列の状態に依存するというよく知られた問題を説明できます14。

私たちが使用した読み取り操作では、同じビットライン上で高い値の抵抗と低い値の抵抗を測定しようとすると、ビット線間の TIA リファレンスの不一致により精度が低下することがわかりました。両方のビット線が非アクティブなワード線に低抵抗で接続されている場合、ビット線間の電圧の差がわずかであっても、ビット線間で重要な回り込み電流が流れる可能性があります。チャネル間の電圧の不一致は、通常 \({500}\upmu \hbox {V}\) のみですが、ビットライン上の最小のデバイスと読み取られるデバイスの比率が、読み取られるデバイス間の比率に匹敵する場合は、電圧と不一致電圧が存在すると、精度が低下します。私たちのテストでは、読み取り電圧 \({5}\,\hbox {V}\) を使用しました。これにより、比率は 10000 になります。ビットライン上のデバイスがほぼ同じ値である構成 (図 9b) では、性能は優れており、1024 個の抵抗のうち 802 個の抵抗が 5% 未満の誤差で測定されました (図 9e)。反対方向から読み取ると (図 9c)、ほとんどのビットライン上の最大デバイスと最小デバイスの比は 15000 です。この構成では、1024 個の抵抗器のうち 171 個だけが 5% 未満の誤差で測定され、758 個の抵抗器は 100% 未満で測定されました。エラーです (図 9f)。この実験用に機器は手動で校正されましたが、ADC オフセットは考慮されていませんでした (typ. \(\pm {160}\,\upmu \hbox {V}\))。そのため、チャネル間のオフセット電圧が予想よりも高くなる可能性があります。自動キャリブレーションにより、この問題は軽減されます。電圧読み取り動作の分解能は DAC 分解能よりも高いため、チャネル間のオフセットを測定し、デコンボリューションを使用してより正確な値を取得することが可能であるはずですが、これはこの文書の範囲を超えています。

AD558J DAC の自動テストの結果 (a) \({2.56}\,\hbox {V}\) の範囲。 (b) はコード 0 からコード 255 までの出力を示します。(c) は正規化された微分非直線性を示します。

最終テストでは、前のテストに使用したドーターボードを 48 ピン ZIF ソケット (図 11a を参照) を搭載した特殊なバージョンに交換し、それを使用して AD558J DAC2 をテストしました。入出力伝達特性（デジタルコードからアナログ出力まで）と微分非直線性（DNL）を測定しました。 IC は ZIF ソケット (図 11a) に取り付けられ、ボードはピン 1 ～ 8 をデジタル出力に、ピン 11 をオンボード電源に接続するジャンパで構成されました。

ピン 9、10、12、13、16 はアナログチャネルに接続され、ピン 14 と 15 はジャンパ線でピン 16 に短絡されました。ピン 9、10、12、および 13 のアナログチャネルは接地され、電源ピンは \({10}\,\hbox {V}\) に設定されました。この構成では、IC をトランスペアレント入力ラッチを備えた \(0-{2.56}\,\hbox {V}\) DAC として設定します。次に、デジタル入力をすべての入力コードで段階的に実行し、各段階でピン 16 で電圧を測定しました (図 11b)。最大 DNL は 0.5 LSB であり (図 11c)、データシートに指定されている DNL と一致しています。ここで使用されたドーターボードはジャンパーで構成されていましたが、アナログマトリックススイッチを中心に設計されたバージョンでは、より高度な自動化が可能になる可能性があります。

この文書では、適切な数の半独立ソースメーターチャンネルを備え、さまざまな電子部品のテストニーズに対応できる汎用機器を紹介しました。この新しいツールは、ますます複雑化する回路をテストするという重要な需要に対応しながら、テスト対象デバイスの要件を満たすように PCB ベースのシステム全体を設計する必要がある機会を最小限に抑えます。このような計測器の構築を可能にする重要な要因には、(a) 多数のピンを備えた FPGA の可用性 (高い並列処理が可能)、(b) ますますアクセスしやすくなっている多層 PCB、(c) などのディスクリートコンポーネントの改善が含まれることに注意してください。アンプと電源。

重要なのは、今回の機器は小型のデスクトップ形式を維持しながら、いくつかの確立されたベンチトップ機器と競合する仕様を達成していることです。表 2 は、達成された主要なパフォーマンス指標を要約し、その分野で確立されている他の手段と比較しています。私たちの結果は、並列性と移植性が精度と引き換えにできるが、必ずしも速度が重要ではないことを示しています。このシステムはサンプリングレートが低いため DC 特性評価に制限されますが、並列構造により \({50}\,\hbox {ms}\) で 1024 個のデバイスアレイを読み込むことができ、必要な高スループットテストが容易になります。新しいテクノロジーによって。ある程度の精度は犠牲になりますが、機器自体の漏れ電流を測定できるだけでなく、必要なすべてのノイズフロアを設定および測定できる段階にはまだ到達しています (図 5 を参照)。さらに、アプリケーション例で実証されているように、達成された精度は、非常に幅広い電子技術のニーズをサポートするのに十分以上です。したがって、この新しいツールは、読み取り/書き込みの並列性とデータレベルの速度が最も重要となる新しいアプリケーションへの新興電子デバイス技術の開発と使用を大幅に支援すると予測しています。最後に、特にこの記事の執筆時点で進行中の世界的なパンデミックを考慮すると、提案された機器の可搬性は研究室の在宅体験にとって有利である可能性があることを認めます。

結論として、将来的には、ますます複雑になり、精度が重要ではない回路を処理できる多用途でポータブルな計測器がより一般的になり、Raspberry Pi や Arduino などの電子デバイス、コンポーネント、チップなどの研究が加速し、民主化されると予想しています。システムは組み込みソフトウェアの研究を行ってきました。私たちは、この新しい機器がこのビジョンを実現する上で重要な役割を果たすとともに、そのようなシステムが開発可能であり、どのような機能が達成できるかの具体例として役立つことを期待しています。

この研究中に生成および分析されたデータセットは、補足情報ファイルに含まれています。 Python ベースのソフトウェアインターフェイスは、arc2control リポジトリ https://github.com/arc-instruments/arc2control で利用できます。

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この研究は、機能酸化物再構成可能技術 (FORTE) 助成金 EP/R024642/1 に基づく工学および物理科学研究評議会 (EPSRC) プログラムによって部分的に支援され、部分的には SYnaptical 接続された脳 - シリコン神経閉ループハイブリッドシステム (SYNCH) によって支援されました。 ) 助成金 H2020-FETPROACT-2018-01 に基づき、一部は助成金 CiET1819/2/93 に基づく新興技術分野の RAEng 議長によるものです。

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クリストス・パパヴァシリュー

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アレックス・セルブ、クリストス・パパヴァシリュー、テミス・プロドロマキス

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PF は CP の支援を受けてハードウェアを設計して実験を実施し、JH は FPGA 構成を設計し、SS は機器を動作させるためのソフトウェアを設計しました。 AS と TP はプロジェクトを指揮し、作業を監督しました。 PF、JH、AS が原稿を起草し、改訂しました。著者全員が原稿を読んで承認しました。

パトリック・フォスターへの手紙。

ArC Instruments は AS、CP、および TP によって所有されています。 PF、JH、SS は競合する利害関係を宣言しません。

シュプリンガーネイチャーは、発行された地図および所属機関における管轄権の主張に関して中立を保ちます。

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転載と許可

Foster、P.、Huang、J.、Serb、A. 他。汎用電子デバイステスト用の FPGA ベースのシステム。 Sci Rep 12、13912 (2022)。 https://doi.org/10.1038/s41598-022-18100-3

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受信日: 2022 年 1 月 31 日

受理日: 2022 年 8 月 5 日

公開日: 2022 年 8 月 17 日

DOI: https://doi.org/10.1038/s41598-022-18100-3

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